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基于FPGA的DDR3多端口读写存储管理系统设计 评论(0) 收藏(0
所属分类:单片机与嵌入式 FPGA/CPLD
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概述:
机载视频图形显示系统主要实现2D图形的绘制,构成各种飞行参数画面,同时叠加实时的外景视频。由于FPGA具有强大逻辑资源、丰富IP核等优点,基于 FPGA的嵌入式系统架构是机载视频图形显示系统理想的架构选择。视频处理和图形生成需要存储海量数据,FPGA内部的存储资源无法满足存储需求,因此需 要配置外部存储器。
与DDR2 SDRAM相比,DDR3 SDRAM带宽更好高、传输速率更快且更省电,能够满足吞吐量大、功耗低的需求,因此选择DDR3 SDRAM作为机载视频图形显示系统的外部存储器。
本文以Kintex-7系列XC7K410T FPGA芯片和两片MT41J128M16 DDR3 SDRAM芯片为硬件平台,设计并实现了基于FPGA的视频图形显示系统的DDR3多端口存储管理。
 

1 总体架构设计
机载视频图形显示系统中,为了实现多端口对DDR3的读写访问,设计的DDR3存储管理系统如图 1所示。主要包括DDR3存储器控制模块、DDR3用户接口仲裁控制模块和帧地址控制模块。

图 1 DDR3存储管理系统设计框图
DDR3存储器控制模块采用MIG(Memory Interface Generator)方案,通过用户接口建立FPGA内部控制逻辑到DDR3的连接,用户不需要管理DDR3初始化、寄存器配置等复杂的控制逻辑,只需要控制用户接口的读写操作。
DDR3用户接口仲裁控制模块将每一个数据读写请求设置成中断,借鉴中断处理思想来进行仲裁控制,从而解决数据存储的冲突。
帧地址控制模块控制帧地址的切换。为了提高并行处理的速度,简化数据读写冲突,将图形数据和视频数据分别存储在不同的DDR3中。
(详细内容请阅读PDF文档)


DDR3存储管理系统设计框图.jpg [ 20.2 KB ] [ 框图 ] [ 下载次数:11 ]
DDR3控制器的逻辑框图.jpg [ 40.4 KB ] [ 框图 ] [ 下载次数:9 ]
DDR3用户接口仲裁控制设计框图.jpg [ 45.2 KB ] [ 框图 ] [ 下载次数:7 ]
基于FPGA的DDR3多端口读写存储管理系统设计.pdf [ 549.2 KB ] [ 使用说明 ] [ 下载次数:35 ]

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